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Temario del curso
Fundamentos de Arquitectura RISC-V y Panorama del Ecosistema
Paísaje del ISA de RISC-V y Adopción Industrial
- Filosofía de ISA abierta y el panorama de estandarización de RISC-V International
- Modelo mental de RISC-V: Arquitectura Load-Store, Archivo de Registros y Orden de Bytes
- Comparación con ARM, x86 y POWER: Compensaciones para arquitecturas de computación heterogénea
- Evaluación de la madurez del ecosistema: SiFive, T-Head, Western Digital y la creciente comunidad de silicio de código abierto
- Interfaces estandarizadas: ISA Privilegiada RISC-V y Capa de Abstracción de Software de Máquina (MSBL)
Modelos de Memoria y Cumplimiento del ABI
- Especificación de Arquitectura No Privilegiada: mapa de Registros de Estado de Máquina (CSR), manejo de excepciones y jerarquías de memoria
- Conjuntos de instrucciones RV32I / RV64I y cumplimiento del ABI para la portabilidad binaria entre plataformas
- Convenciones de ordenamiento de memoria e instrucciones de barrera para sistemas multiprocesador
Programación en Ensamblador RISC-V y Toolchain de Compiladores
Programación de Instrucciones de Bajo Nivel
- Extensiones de instrucciones enteras base (I), Multiplicación/División (M) y Operaciones Atómicas (A)
- Estrategias de programación conscientes de la anchura de palabra para objetivos RISC-V de 32 y 64 bits
- Convenciones de llamada y gestión de marcos de pila para sistemas de software embebido y en tiempo real
Competencia con la Toolchain del Compilador
- Toolchain del compilador basada en LLVM: Clang, LLVM y Binutils para la compilación cruzada RISC-V
- Scripts de enlace, secciones y configuración del diseño de memoria para entornos bare-metal y RTOS
- Intrínsecos del compilador, niveles de optimización y ajuste de código impulsado por perfiles
- Flujos de trabajo de desarrollo de toolchains de código abierto: construcción, pruebas y empaquetado de toolchains GCC/Clang personalizadas
Desarrollo de Sistemas Embebidos y Sistemas Operativos en Tiempo Real (RTOS)
Programación Bare-Metal y RTOS
- Programación de sistemas en Rust para RISC-V: abstracciones sin costo, gestión de memoria insegura y desarrollo bare-metal
- Ambientes No-Std: enlaces personalizados, desarrollo de controladores de dispositivos y E/M mapeado a memoria
- Desarrollo del BSP (Package de Soporte de Plataforma) para RTOS Zephyr y Buildroot en objetivos RISC-V
- Interfaz con periféricos: programación de GPIO, I2C, SPI, UART y controladores DMA
Optimización de Energía y Rendimiento
- Gestión de dominios de reloj, gestión de dominios de energía y optimización de modos de bajo consumo
- Análisis de rendimiento con precisión de ciclo mediante simuladores de perfiles y contadores de rendimiento del hardware
- Ajuste de latencia de interrupción en tiempo real para aplicaciones críticas para la seguridad
Desarrollo del Kernel de Linux y Bootloader para RISC-V
Ecosistema de Firmware de Arranque y Bootloader
- OpenSBI (implementación de la especificación SBI): desarrollo de firmware de bootloader
- UEFI/EDK II en RISC-V: desarrollo de la pila moderna de arranque de firmware
- Adaptación de Coreboot y U-Boot para computadoras de placa única RISC-V
Integración del Kernel de Linux
- Contribuciones al kernel principal de RISC-V: superposiciones de árbol de dispositivos, topología de CPU y desarrollo de controladores para el controlador de interrupciones (AIA)
- Desarrollo del BSP del proveedor y configuración del kernel para plataformas SoC personalizadas
- Soporte de sistemas de archivos, pila de red y soporte de contenedorización (Docker, Kubernetes) en sistemas host RISC-V
Diseño de SoC RISC-V y Prototipado con FPGA
Arquitectura e Integración de SoC Multicore
- Metodologías de diseño de Red en Chip (NoC) para procesadores multicore RISC-V
- Coherencia de caché y protocolos de comunicación entre procesadores Axi4/CHI
- Integración de IP de código abierto: OpenCores, Framework ChIPS y componentes RTL del proveedor
- Diseño de matriz de bus e integración del controlador de memoria (DDR, SRAM, eMMC, PCIe)
Prototipado de Procesadores Basado en FPGA
- Síntesis y implementación en FPGA del núcleo RISC-V (por ejemplo, BOOM, VexRiscv, PULP)
- Metodología de verificación funcional basada en Aserciones SystemVerilog (SVA) y UVM
- Herramientas de verificación formal y pruebas basadas en propiedades para la validación del núcleo RISC-V
Extensiones Vectoriales RISC-V y Aceleración Específica por Dominio
Análisis Profundo de la Extensión RVV (RISC-V Vector)
- Carga/almacenamiento vectorial, multiplicación-suma fusionada vectorial (VFMA) y aceleración de cálculos de matrices
- Operaciones vectoriales de longitud variable (VL, VLEN) para ejecución SIMD optimizada según la carga de trabajo
- Operaciones de máscara vectorial, control de segmentos y flexibilidad de tipos de datos para cargas de trabajo DSP y ML
Diseño de Instrucciones Personalizadas para DSP y Dominio Específico
- Diseño de aceleradores específicos del dominio mediante extensiones personalizadas e interfaces de operandos basadas en CBAR
- Modificaciones del frontend del compilador para la generación de instrucciones personalizadas y emisión de código
- Estrategias de particionamiento hardware-software para la integración de aceleradores en SoCs de producción
Aceleración de IA y Machine Learning en el Borde sobre RISC-V
Diseño e Integración de NPU para Procesadores RISC-V
- Arquitectura de Unidad de Procesamiento Neuronal (NPU): matrices sismológicas, núcleos tensoriales y compresión de pesos para aceleración de IA en chip
- Técnicas de cuantización de modelos (INT8, INT4, FP8) para despliegue en el borde sobre RISC-V
- Compatibilidad con frameworks: TensorFlow Lite Micro, ONNX Runtime y PyTorch Edge en objetivos RISC-V
Computación Heterogénea para Cargas de Trabajo de IA
- Codiseño del CPU host RISC-V con NPU acelerador de IA para tuberías de inferencia en tiempo real
- Optimización del subsistema de memoria: gestión del ancho de banda HBM/DDR para pesos y activaciones de modelos ML
- Presupuesto térmico y de energía para sistemas de inferencia de IA en el borde
Seguridad del Hardware y Computación Confidencial en RISC-V
Protección de Memoria Física y Ejecución de Confianza
- Mecanismos de seguridad de la Protección de Memoria Física (PMP) y el caminante de tablas de páginas
- Arquitecturas de Santuario Seguro/TEE para RISC-V: integración de OP-TEE, entornos de ejecución confiables de clase SEV
- Seguridad de la cadena de arranque: raíz de confianza, arranque seguro y atestación de lanzamiento medido
Aceleración Criptográfica
- Extensiones criptográficas de RISC-V (extensiones Zk, Zkr, K): aceleración de SHA, AES, RSA, RSA-PSS y ECC
- Integración de criptografía post-cuántica (PQC) para procesadores RISC-V de próxima generación
- Técnicas de mitigación de ataques por canales laterales: programación en tiempo constante, enmascaramiento y generadores de números aleatorios de hardware
Diseño de Arquitectura Personalizada Avanzada y Extensiones del ISA
Arquitectura Específica por Dominio y Extensiones de Instrucciones Personalizadas
- Metodología de diseño de extensiones del ISA: codificación, tablas de codificación, análisis de impacto en el ABI y proceso de envío de especificaciones a RISC-V International
- Diseño de archivos de registro personalizados con CBAR (Registros de Dirección Base Personalizados) para el despacho de operandos
- Pipelining de instrucciones, detección de peligros y modificaciones del pipeline para extensiones personalizadas
Verificación y Certificación de Modificaciones de Arquitectura Personalizada
- Diseño del banco de pruebas para extensiones personalizadas: generación de estímulos dirigidos frente a aleatorios con restricciones
- Marcos de prueba de regresión y verificación impulsada por cobertura para modificaciones arquitectónicas
- Pruebas de interoperabilidad: garantizar que las instrucciones personalizadas funcionen dentro de las limitaciones establecidas del ABI
Aplicaciones Automotrices y Críticas para la Seguridad en RISC-V
Cumplimiento de Normas Funcionales y Automotrices de Seguridad
- Cumplimiento de seguridad funcional ISO 26262 para procesadores automotrices RISC-V
- Clasificación ASIL-Q y desarrollo del manual de seguridad para IP de silicio RISC-V
- Manejo determinista de interrupciones, pares de núcleos en pasos (lockstep) y protección de memoria para sistemas críticos RISC-V
Aplicaciones de Tiempo Real Industrial y Computación en el Borde
- Cumplimiento IEC 61508 SIL y programación determinista en plataformas multicore RISC-V
- Desarrollo de gateways de IoT industrial con RISC-V: conectividad, análisis en el borde y sistemas de actualización de firmware OTA
Proyecto Final: Desarrollo Integral del Sistema RISC-V
Proyecto de Ciclo Completo
- Especificación de arquitectura: diseño de extensiones ISA y configuración del núcleo para un caso de uso definido
- Implementación RTL en SystemVerilog con bancos de pruebas UVM y cobertura de verificación formal
- Prototipado en FPGA, desarrollo de firmware de arranque e integración de la pila de controladores bare-metal
- BSP de Linux y personalización de la toolchain para el núcleo RISC-V personalizado
- Despliegue de cargas de trabajo de IA: integración NPU, cuantización de modelos y evaluación comparativa de rendimiento
- Validación de seguridad: cumplimiento PMP, arranque seguro y evaluación comparativa de aceleración criptográfica
- Documentación de arquitectura técnica, análisis de estrategia IP y presentación al equipo multidisciplinario
Requerimientos
Ninguno.
21 Horas
Reseñas (2)
Las explicaciones y la interactividad del instructor fueron excelentes; realmente llevó el tema muy bien. Aunque probablemente no tenía suficiente experiencia, ¡aprendí mucho de ello!
Pieter Bruynseels - Spot Buy Center BV
Curso - Design Patterns
Traducción Automática
Me gustó la plataforma que usamos. Fue realmente agradable y fácil de usar. Me gustó la sección de TypeScript, en particular la parte sobre espacios de nombres y módulos.
Robert - DB Global Technology
Curso - JavaScript - Advanced Programming
Traducción Automática
