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Temario del curso
Fundamentos de la Arquitectura RISC-V y visión general del ecosistema
Panorama de ISA de RISC-V y adopción industrial
- Filosofía de ISA abierta y panorama de estandarización de RISC-V International
- Modelo mental de RISC-V: Arquitectura Load-Store, Registro de registros (Register File), Ordenación de bytes
- Comparación con ARM, x86 y POWER: Compensaciones para arquitecturas de computación heterogénea
- Evaluación de madurez del ecosistema: SiFive, T-Head, Western Digital y la creciente comunidad de silicio de código abierto
- Interfaces estandarizadas: RISC-V Privileged ISA, Capa de Abstracción de Software Máquina (MSBL)
Modelos de memoria y cumplimiento de ABI
- Especificación de Arquitectura No Privilegiada: mapa de CSRs, manejo de excepciones y jerarquías de memoria
- Conjuntos de instrucciones RV32I / RV64I y cumplimiento de ABI para portabilidad binaria entre plataformas
- Convenciones de ordenación de memoria e instrucciones de barrera para sistemas multiprocesador
Programación en ensamblador RISC-V y toolchain del compilador
Programación de instrucciones de bajo nivel
- Extensiones de instrucciones enteras base (I), Multiplicación/División (M) y operaciones atómicas (A)
- Estrategias de programación conscientes del tamaño de palabra para objetivos RISC-V de 32 y 64 bits
- Convenciones de llamada y gestión de marcos de pila para sistemas de software embebido y en tiempo real
Competencia con la toolchain del compilador
- Toolchain basada en LLVM: Clang, LLVM, Binutils para compilación cruzada en RISC-V
- Scripts de enlace, secciones y configuración de diseño de memoria para entornos bare-metal y RTOS
- Intrinsics del compilador, niveles de optimización y ajuste de código basado en perfiles
- Flujos de trabajo de desarrollo de toolchains de código abierto: construcción, pruebas y empaquetado de toolchains GCC/Clang personalizadas
Desarrollo de sistemas embebidos y sistemas operativos en tiempo real
Programación Bare-Metal y RTOS
- Programación de sistemas en Rust para RISC-V: abstracciones de costo cero, gestión insegura de memoria y desarrollo bare-metal
- Ambientes No-Std: linkers personalizados, desarrollo de controladores de dispositivos y E/S mapeada en memoria
- RTOS Zephyr y desarrollo de BSP Buildroot para objetivos RISC-V
- Interfaz periférica: GPIO, I2C, SPI, UART y programación de controladores DMA
Optimización de energía y rendimiento
- Gating de reloj, gestión de dominios de potencia y optimización de modos de bajo consumo
- Análisis de rendimiento ciclo a ciclo con perfiles de simulación y contadores de rendimiento de hardware
- Ajuste de latencia de interrupciones en tiempo real para aplicaciones críticas de seguridad
Desarrollo del kernel de Linux y bootloader para RISC-V
Ecosistema de firmware de arranque y bootloader
- OpenSBI (implementación de la especificación SBI): desarrollo de firmware de arranque
- UEFI/EDK II en RISC-V: desarrollo de pila de arranque de firmware moderno
- Porting de Coreboot y U-Boot para computadoras de placa única RISC-V
Integración del kernel de Linux
- Contribuciones al kernel principal de RISC-V: superposiciones de device tree, topología de CPU y desarrollo de controladores para interruptores de interrupción (AIA)
- Desarrollo de BSP de proveedor y configuración del kernel para plataformas SoC personalizadas
- Soporte de sistema de archivos, pila de red y soporte de contenedurización (Docker, Kubernetes) en sistemas anfitriones RISC-V
Diseño de SoC RISC-V y prototipado con FPGA
Arquitectura multicore de SoC e integración
- Metodologías de diseño Network-on-Chip (NoC) para procesadores multi-core RISC-V
- Coherencia de caché Axi4/CHI y protocolos de comunicación entre procesadores
- Integración de IP de código abierto: OpenCores, ChIPS Framework y componentes RTL de proveedores
- Diseño de matriz de buses e integración de controladores de memoria (DDR, SRAM, eMMC, PCIe)
Prototipado de procesador basado en FPGA
- Síntesis e implementación de FPGA del núcleo RISC-V (por ejemplo, BOOM, VexRiscv, PULP)
- Aserciones SystemVerilog (SVA) y metodología de verificación funcional basada en UVM
- Herramientas de verificación formal y pruebas basadas en propiedades para la validación del núcleo RISC-V
Extensiones vectoriales RISC-V y aceleración específica de dominio
Profundización en la extensión RVV (RISC-V Vector)
- Operaciones vectoriales load/store, multiplicación-acumulación fusionada de vectores (VFMA) y aceleración de cómputo matricial
- Operaciones de vectores de longitud variable (VL, VLEN) para ejecución SIMD optimizada por carga de trabajo
- Operaciones de máscara vectorial, control de segmentos y flexibilidad de tipos de datos para cargas de trabajo DSP y ML
Diseño de DSP personalizado e instrucciones específicas de dominio
- Diseño de aceleradores específicos de dominio mediante extensiones personalizadas e interfaces de operandos basadas en CBAR
- Modificaciones del frontend del compilador para generación de instrucciones personalizadas y emisión de código
- Estrategias de particionamiento hardware-software para la integración de aceleradores en SoCs de producción
Aceleración de IA y aprendizaje automático periférico en RISC-V
Diseño e integración de NPU para procesadores RISC-V
- Arquitectura de Unidad de Procesamiento Neuronal (NPU): arreglos sinápticos, núcleos tensor y compresión de pesos para aceleración de IA en chip
- Técnicas de cuantificación de modelos (INT8, INT4, FP8) para implementación periférica en RISC-V
- Compatibilidad de frameworks: TensorFlow Lite Micro, ONNX Runtime y PyTorch Edge en objetivos RISC-V
Computación heterogénea para cargas de trabajo de IA
- Co-diseño del CPU anfitrión RISC-V con NPU acelerador de IA para pipelines de inferencia en tiempo real
- Optimización del subsistema de memoria: gestión de ancho de banda HBM/DDR para pesos y activaciones de modelos ML
- Presupuesto térmico y de energía para sistemas de inferencia de IA periféricos
Seguridad hardware y computación confidencial en RISC-V
Protección de memoria física y ejecución de confianza
- Protección de Memoria Física (PMP) y mecanismos de seguridad del caminante de tablas de páginas
- Arquitecturas de Secure Enclave/TEE para RISC-V: integración de OP-TEE, entornos de ejecución de confianza clase SEV
- Seguridad de la cadena de arranque: raíz de confianza, arranque seguro y atestación de lanzamiento medido
Aceleración criptográfica
- Extensiones criptográficas RISC-V (Zk, Zkr, K extensions): aceleración de SHA, AES, RSA, RSA-PSS y ECC
- Integración de criptografía postcuántica (PQC) para procesadores RISC-V de próxima generación
- Técnicas de mitigación de ataques por canales laterales: programación de tiempo constante, enmascaramiento y generadores de números aleatorios de hardware
Diseño avanzado de arquitectura personalizada y extensiones ISA
Arquitectura específica de dominio y extensiones de instrucciones personalizadas
- Metodología de diseño de extensiones ISA: codificación, tablas de codificación, análisis de impacto en ABI y proceso de presentación de especificación a RISC-V International
- Diseño personalizado del registro de registros con CBAR (Custom Base Address Registers) para despacho de operandos
- Pipeline de instrucciones, detección de hazard y modificaciones de pipeline para extensiones personalizadas
Verificación y aprobación de modificaciones de arquitectura personalizada
- Diseño de bancos de prueba para extensiones personalizadas: generación dirigida vs. aleatoria con restricciones de estímulo
- Framework de pruebas de regresión y verificación impulsada por cobertura para modificaciones arquitectónicas
- Pruebas de interoperabilidad: garantizar que las instrucciones funcionen dentro de las restricciones ABI establecidas
Aplicaciones RISC-V críticas para la seguridad y automoción
Cumplimiento de seguridad funcional y estándares automotrices
- Cumplimiento de seguridad funcional ISO 26262 para procesadores automotrices RISC-V
- Clasificación ASIL-Q y desarrollo de manuales de seguridad para IP de silicio RISC-V
- Manejo determinista de interrupciones, pares de núcleos en lockstep y protección de memoria para sistemas RISC-V críticos para la seguridad
Aplicaciones industriales en tiempo real y computación periférica
- Cumplimiento IEC 61508 SIL y programación determinista en plataformas multicore RISC-V
- Desarrollo de puertas de enlace Industrial IoT con RISC-V: conectividad, análisis periférico y sistemas de actualización de firmware OTA
Proyecto final: Desarrollo integral de sistemas RISC-V
Proyecto de ciclo completo
- Especificación de arquitectura: diseño de extensiones ISA y configuración del núcleo para un caso de uso definido
- Implementación RTL en SystemVerilog con bancos de prueba UVM y cobertura de verificación formal
- Prototipado FPGA, desarrollo de firmware de arranque e integración de pila de drivers bare-metal
- BSP de Linux y personalización de toolchain para el núcleo RISC-V personalizado
- Despliegue de carga de trabajo IA: integración de NPU, cuantificación de modelos y benchmarking de rendimiento
- Validación de seguridad: aplicación PMP, arranque seguro y benchmarking de aceleración criptográfica
- Documentación de arquitectura técnica, análisis de estrategia IP y presentación al equipo multidisciplinar
21 Horas
Testimonios (2)
Las explicaciones y la interactividad del instructor fueron excelentes; realmente llevó el tema muy bien. Aunque probablemente no tenía suficiente experiencia, ¡aprendí mucho de ello!
Pieter Bruynseels - Spot Buy Center BV
Curso - Design Patterns
Traducción Automática
Me gustó la plataforma que usamos. Fue realmente agradable y fácil de usar. Me gustó la sección de TypeScript, en particular la parte sobre espacios de nombres y módulos.
Robert - DB Global Technology
Curso - JavaScript - Advanced Programming
Traducción Automática
